在2023年中到2024年，我陸陸續續面試了幾家公司，有intern，有研替，也有正職。儘管在大家認知中的科技寒冬，仍拿到高於五成的offer，其中不乏一些一線IC大廠甚至是一線外商的職缺。後續會跟大家分享一些面試被問到的問題，以及我總結出的一些面試心得，我認為面試和履歷是很需要訣竅的。不過這個系列需要很多時間，而創作的當下也離面試過去了一段時間，難免會有一些遺漏，請各位多多包涵。
首先再次介紹一下我的背景，交大電機學士碩士，學士有提早一年畢業，研究所做的是類比/Mix-Signal IC相關，不過也曾擔任過Design Verification工程師，所以有一些數位相關的經驗。不過即便看起來已經面試了很多公司，我始終沒有用過「內推」的方式去找工作。一方面是想避免屆時拒絕offer的情況，另一方面也是當時的面試邀請已經多到面不完了...
在2023年中，我收到來自瑞昱的面試邀約，總共有四個職缺如下，
RDC-類比IC設計工程師
CN3-BT Audio SoC系統設計
RDC-RF IC 設計工程師
CN-網通數位IC驗證
由於瑞昱、聯詠、原相是實驗室主要合作的產學合作對象，錄取的機率會高非常多，我原本想把這三家作為最後無路可走的選擇，因此並沒有主動投遞履歷。不過既然HR找到我，就想說順便面看看好了。
主要詢問一些類比相關的知識，
分享自己的專案ADPLL
ADPLL和傳統CPPLL的優點和缺點?
Bandgap如何運作的?
Two-stage OPAMP 跟 Folded-Cascode OPAMP 各自的優缺點?
LDO 為什麼要用 PMOS，有什麼優點，用 NMOS 會怎樣?
Comparator 的 PSRR
SAR ADC 的優點?
為什麼想來這個部門?
這次面試足足有四個人面試，而且第一關最大的好像已經到了經理級別。該部門主要是負責公司內部一些類比IP的開發，主要涵蓋了ADC、PLL、Power等等，因此如果是做RF或是bioz相關研究的人建議去找別的部門。我由於是第一次面試的緣故，顯得有點緊張，有些問題答得不是很好。
面試時間 : 1 hour
結果 : Rejected
大名鼎鼎的帝王蟹CN3，不過做的是系統設計工程師。
分享自己的專案
ADPLL和傳統CPPLL比較起來有何優點? (必考題)
請解釋你們使用的 Single-Switched ADC 如何運作，有何優點
對於系統設計有什麼看法?
如果別的部門(RFIC、CN)有上，還願意來嗎?
有什麼別的問題?
這個部門的面試是由兩位小主管進行。其中一個小主管也分享自己過去也是類比IC設計工程師，不過最終覺得類比 IC 設計領域學到的有點太窄了。為了更了解整個系統，因此申請從RD 轉行成 AE。
面試時間 : 1.5 hours
結果 : Offer get
做和自己研究最相關的RF IC，主管印象中是吳校長的學生，很專業。
分享自己的專案
ADPLL 和傳統 CPPLL 比較起來有何優點?
頻寬是怎麼決定的?
PLL中 Reference Spur 的位置? 以及是由何種原因導致?
為什麼ADPLL鎖定時會呈現鋸齒狀的週期變化?
使用的MOSCAP不會導致順偏嗎?
用ADC作為TDC不會喪失原本你說的ADPLL的優勢嗎?
有什麼別的問題?
後半段以聊天居多，主管問說會想讀博士嗎? 我說蠻想的，不過應該想等工作個幾年再出國讀。接著又聊了一些股票、職涯規劃等等的問題，主管是交大307實驗室畢業的高材生，而且人十分友善，相信進去的人可以有一段很好的職涯體驗。
蠻神奇的面試官，幾乎都問比較沒那麼直接相關的問題，而是考一些偏腦筋急轉彎，或是問一些基本問題來測驗受試者的反應。
請自我介紹為什麼
電子流動速度是光速嗎? 為什麼電流傳遞速度是光速?
會寫程式嗎? 什麼語言?
知道什麼是OOP嗎? 請解釋
有寫過微控制器嗎? 如果只有十個開關要怎麼控制一個8*8的面板的亮暗?
還有什麼問題?
對於這關我所問的問題，我還蠻有印象的。
做DV需要學UVM嗎? 如果我以後想往這方面的職缺努力，是不是要學UVM?
不用，UVM要用到在學即可。
請問您是一開始就是DV嗎? 還是從DE轉過來的呢? 有想回去當DE嗎?
一開始就是DV，不轉，因為錢多到不能轉。
第二關的面試則是和部門的處長面談。主要是以聊天為主，並分享自己的過去經歷。
過程中處長一直說瑞昱的主力就是數位 IC，要做數位就要來瑞昱，類比的才考慮聯詠 XDD
RDC-類比IC設計工程師，Rejected
CN3-BT Audio SoC系統設計，Offer Get
RDC-RF IC設計工程師，Offer Get
CN-網通數位IC驗證，Offer Get
NVIDIA的部分是面試了研替的職缺。原本能面試的有兩個，分別是
Design Verification Engineer (RDSS Intern)
Mixed Signal Circuit Designer (RDSS Intern)
不過巧合的是，Mixed Signal Circuit Designer 的位置恰好被實驗室學長面上了，所以後面也沒機會繼續下去。
NVIDIA對於面試的保密要求十分詳細，有機會的話再斟酌看能提供多少訊息。
面試有三關，一、二關主要是部門的工程師來面試，也有之前以研替身分進去的前輩，第三關則是部門的處長。
第一關主要問的就是跟自己研究相關的經驗，與自己做過什麼。由於我的論文主題是Digital PLL，被問到的問題主要就是：
ADPLL 和傳統 CPPLL 比較起來有何優點?
PLL 頻寬怎麼決定的?
ADC 的比較器為什麼要用 PMOS 當作 Input?
數位類比部分是怎麼整合的?
有自己做過 Full Custom 跟 Cell-based 的 Design Flow 嗎?
有考慮過 Reference 來的 Noise 嗎?
論文的創意在哪?
我個人是蠻享受這種跟前輩分享自己的創意，並且腦力激盪出更好的做法的過程，因此我還蠻喜歡面試的 XD
討論完研究主題後主要就開始介紹部門相關的工作內容。由於 TSMC 的宗旨之一就是不能和客戶有競爭上的關係，因此 DTP 部門主要就是負責將一些經典電路用先進製程實現，來確認這種製程是否可量產。由於先進製程的特性和傳統製程差異很大，如漏電問題，以及 channel length modulation 的改變，傳統電路的作法可能不見得可行，此時 DTP 部門會把這些經典電路在先進製程的實現方法提供給客戶。由於工作內容十分具有研究性質以及富含創新，發 Paper 也是家常便飯。我面的當下的面試官便是該屆 ISSCC 的第一作者。我個人還蠻喜歡這樣的工作內容，是一個在業界卻做著學術研究的好地方。
面試時間 : 2 hours / 2 hours / 1hour
結果 : Offer get
面試主要分為兩關，但是連續面的，第一關主要考coding，第二關主要考機率等等問題。
第一關考驗面試者的程式能力，可以選擇用 C++ / Python。考的是一題 Dynamic Programming 跟一題 System Design 的問題。第一題編譯的時候有一些小 bug，但面試官覺得 OK，第二題有順利解出來。
第二關考了兩題經典的機率問題。
第一題考的是擲硬幣問題。
第二題考了個有關PDF計算的問題。
兩題皆是機率課本必出現的經典問題，因此大家不用太過緊張。有空再找類似的題目供大家參考。
後續和面試官聊工作內容，由於 kronos 是一家以 crpto 作為主要商品的公司，沒有開盤、收盤的問題，因此策略臨時有問題，需要隨時加班來解決，面試官自己覺得算個蠻有挑戰的工作。
雖然體感上覺得面的不錯，但不知道為何最終沒拿到offer。
面試時間 : 1 hour / 1 hour
結果 : Rejected
一個新開的部門，並計畫在台灣開將近100個缺。面試過程有五關。
第一關，HR 會打來詢問背景，說明面試流程，並寄一份供面試者準備的參考文件，有問題也可以直接詢問 HR，Google 的 HR 人都還不錯。
第二關，和美國工程師聊自己做過什麼，並且他會問相對應的細節。
Which IPs or protocols have you worked with in your previous projects?
Can you share some IPs or standard protocols you've had experience working with?
What are the biggest challenges you've faced during the SoC verification process?
Can you describe how you used UVM in building or managing your verification environment?
Can you explain how the UVM factory mechanism works and how you've used it in your projects?
第三關，和美國主管面談，他會請你用 systemverilog 實現一些功能，難度大概落在 leetcode medium。
我在第三關的時候被美國主管嫌英文不夠好因此被拒絕了XDD
希望以後把英文練好後能再挑戰一次。
面試時間 : 1 hour / 1.5 hours / 1.5 hours
結果 : Rejected
暑假的時候到該部門實習，幫忙構建一個可以量測 Memory 讀取時間的 TDC。主管是一個年輕的交大學長，據說也是整個 MCD 和 ADCT 大部門下最年輕的E10，超級厲害，而且完全不擺架子，也很樂意幫實習生解決各種各樣的問題。不過由於是 Memory Team，該部門幾乎都是清大張孟凡老師實驗室的學生。主管有問我要不要轉正，但我已經拿到 NVIDIA Offer 所以拒絕了。
面試時間 : X
結果 : Withdrawn
先看自己的成績單，並介紹自己的論文主題。由於我成績跟同儕比沒有到十分亮眼，且交大畢竟也略輸台大一截，可以感受到主管在面試過程中不斷刁難，個人體感印象非常差。
面試時間 : 2 hours
結果 : Withdrawn
同 ADCT，基本上完全不想去。
面試時間 : 2 hours
結果 : Withdrawn
要使用 FPGA 來實現一些通訊演算法的部門。面試過程主要就在聊天，沒被問到什麼問題。
面試時間 : 1 hour
結果 : Rejected
很看成績的部門，要寫一些類似 CUDA 的 Library。不過由於當時已經決定要去 NVIDIA 了，後續就只有聊聊天。
主管十分自豪 Qualcomm 在 Mobile 的 GPU 是世界最強的!
面試時間 : 1 hour
結果 : Withdrawn
會先考 Verilog / Systemverilog 的考卷，基本上就是問一些很細的語法，個人感覺用不太到?
接著有兩個主管進行面談，會請你介紹關於以前做過專案，並對此提出一些問題，不過問了問題常常不給回應，感覺不是很舒服。
面試時間 : 1.5 hour
結果 : Rejected
同樣有四關，MPS 在台灣類比 Director 是一個來自交大跟 Richtek 的超級天才!!
第一關詢問自己的論文題目，並會問其中的問題：
你的 PLL 頻寬怎麼設計的 ?
如果想降低 Ref Noise 該怎麼做 ?
如何評估 TDC 的 Quantization Noise 對輸出的影響 ?
DCO 的 Quantization Noise 對輸出的影響 ?
該系統 Dominate 的 Noise ?
如何進行優化 ?
優化後有什麼代價嗎 ?
面試過程就是不斷追根究柢的問下去，算是蠻考驗面試者熟不熟悉自己的研究。
不過由於一開始不知道該公司有提供研替，第一關後由於兵役問題也沒有繼續下去。
後續有認識到該公司的當年度的研替，果然也是菁英中的菁英，難怪薪水也給得如此誇張!!
面試時間 : 1.5 hour
結果 : Withdrawn
由於此職缺在新加坡，且我當時尚未解決兵役問題，因此直接說明並拒絕面試。不過由於地點在新加坡，待遇可謂是相當不錯。
產學合作的部門。主管人都很好，也有實驗室學長在裡面，是聯詠少數十分 WLB 的部門。不過我更想挑戰自己，因此選擇拒絕，不過不排除日後會回鍋XD
美國的自駕車公司，Google 的子公司之一。面試有四關，待遇也十分不錯，有 RSU。不過同樣由於兵役問題，後來直接拒絕。
聽說待遇沒有到很好，不過實驗室有兩個學姐在此，有機會可以問他們為何會選擇這家公司。
過了好久才有時間把這些面試心得與過程整理出來，不過由於時間久遠，許多細節皆遺失了，還請各位見諒。還有許多零散的面試，以及一些很小的新創公司面試，不過我懶得寫了XD。我覺得面試是一個雙方溝通的過程，公司在面試你，你同時也在面試這家公司或部門，如果不喜歡公司/部門的氛圍，那不去也無妨，硬待著也只是加速耗盡自己的耐心和精力。
面試完這麼多公司，我個人覺得台商與外商有很明顯的差異。台商對於學歷、面子等格外看重，如果你身處一個有名實驗室，或有很優異的成績，或有著國內最頂尖的學歷，那你基本上不用擔心找不到工作的問題。相反的，外商幾乎不看學歷，也不會過問你的在校成績等等，外商看重的是你實作的能力、解決問題的能力以及與他人溝通的能力。
許多人問我怎麼在景氣寒冬拿到這麼多面試邀請以及offer，甚至是一些頂尖外商給的offer。這是因為我成績很好，拿很多次書卷獎嗎? 恰恰相反，我認為平時要培養自己的實作經驗，同時不需要過度在意學校成績。我們需要的，是真實的專業能力，以及更寬廣的眼界。這點在許多外商的同事都能找到相似的特質。
許多人會把找不到工作歸咎到太凍了，景氣很差等等的原因。然而，總是有人還是能在景氣寒冬中拿offer拿到手軟，我們需要做的應該是像這些人看齊，而不是一直找理由安慰自己面試沒過單純是因為景氣問題。Dcard上面有些人會說只凍雜魚，或許有一點誇張，但是公司不是慈善團體，本來就沒義務養每一個面試者，我們應該要把重心放在自己身上，而不是一直找失敗的藉口。